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近日，IEEE电子元件与手艺会议（ECTC，IEEE Electronic Components and Technology Conference，https://ectc.net/）的研究人员鞭策了这项手艺的成长，这项手艺对尖端处置器和存储器相当主要。这项手艺被称为夹杂键合，它将两个或多个芯片堆叠在统一封装中，使芯片制造商可以或许增添处置器和存储器中的晶体管数目，虽然曾界说摩尔定律的传统晶体管缩短速度遍及放缓。来自立要芯片制造商和年夜学的研究小组展现了各类艰巨的改良，此中一些——包罗Applied Materials公司、Imec、英特尔和索尼——显示的成果可能会致使3D堆叠芯片之间的毗连密度创记载，每平方毫米硅中约有700万个链路。

英特尔的Yi Shi告知ECTC的工程师，因为半导体前进的新性质，所有这些毗连都是需要的。正如英特尔手艺开辟总司理Ann Kelleher在2022年向IEEE Spectrum注释的那样，摩尔定律此刻由一个称为系统手艺协同优化（STCO，system technology co-optimization）的概念所安排。在STCO中，芯片的功能（例如缓存、输入/输出和逻辑）被分手出来，并利用最好的制造手艺进行制造。夹杂键合和其他进步前辈的封装手艺可以将它们从头组装，使它们像一块硅一样工作。但只有高密度的毗连才能实现这一点，这类毗连可以在几近没有延迟或能耗的环境下在硅片之间传送比特。

夹杂键归并不是今朝独一一种进步前辈的封装手艺，但它供给了最高密度的垂直毗连。Besi公司手艺高级副总裁Chris Scanlan暗示，夹杂键合在ECTC上占有主导地位，约占所展现研究的五分之一，该公司的东西是多项冲破的幕后推手。

在夹杂键合中，铜焊盘组织在每一个芯片的顶面上。铜被绝缘层（凡是是氧化硅）包抄，焊盘自己稍微凹进绝缘层概况。氧化物颠末化学改性后，将两个芯单方面对面压在一路，使凹进的焊盘彼此对齐。然后渐渐加热这个夹层，使铜膨胀到间隙处，毗连两个芯片。

夹杂键合既可以将单个芯片毗连到一个装满更年夜尺寸芯片的晶圆上，也能够用在将两个装满不异尺寸芯片的晶圆粘合在一路，后者比前者更加成熟，部门缘由是它在相机芯片中的利用。例如，Imec报导了一些有史以来密度最高的晶圆对晶圆（WoW）键合，键合距离（或间距）仅为400纳米。统一研究中间在芯片对晶圆 (CoW) 场景中实现了 2 微米间距。（现今商用芯片的毗连间距约为 9 微米。）

法国研究机构CEA Leti集成与封装科学负责人Jean-Charles Souriau暗示：“有了现有的装备，晶圆对晶圆比对芯片对晶圆更轻易，年夜大都微电子工艺都是针对 [整片] 晶圆进行的。”但是，在AMD的Epyc系列等高端处置器中，芯片对晶片（或芯片对晶片）引发了颤动，该手艺用在在其进步前辈的CPU和人工智能加快器中组装计较焦点缓和存。

为了鞭策两种方案的间距愈来愈慎密，研究人员专注在使概况略微平展一些，使粘合的晶圆更好地粘在一路，并削减全部进程的时候和复杂性。做好这一切终究可能意味着芯片设计体例的革命。

在陈述中，我们看到了最慎密间距（500纳米至360纳米）的晶圆对晶圆 (WoW) 研究，它们都在一件事上投入了年夜量精神：平整度。要以100纳米级的精度将两片晶圆连系在一路，全部晶圆必需几近完全平整。假如它曲折或扭曲，全部材料部门就没法毗连。

平整晶圆是一种称为化学机械平展化（CMP，chemical mechanical planarization）的工艺。这凡是是芯片制造的要害，特别是对在晶体管上方出产互连层的工艺部门。

Souriau说：“CMP是我们必需节制夹杂键合的一个要害参数。”近日在ECTC上发布的成果将CMP晋升到了另外一个程度，不但使全部晶片变平，并且只削减了铜焊盘之间绝缘层上的纳米圆度，以确保更好的毗连。

其他研究的重点是经由过程尝试分歧的概况材料，如碳氮化硅而不是氧化硅，或利用分歧的方案来化学激活概况。最初，当晶圆或芯片被压在一路时，它们会经由过程相对较弱的氢键固定在一路，而重点是确保在粘合和后续步调之间一切都连结原位。然后，粘合的晶圆和芯片会渐渐加热（这一进程称为退火），以构成更强的化学键。这些键到底有多强——和若何弄清晰——是ECTC年夜量研究的主题。

终究的键合强度也部门来自在铜毗连。退火步调使铜扩大穿过间隙以构成导电桥。三星的Seung Ho Hahn注释说，节制这类差距的巨细是要害。间隙太年夜，铜没法毗连。太少会把晶圆推开。这是一个纳米的问题，Hahn报导了一种新的化学工艺的研究，但愿经由过程一次蚀刻失落一个原子层的铜来实现这一方针。

毗连的质量也很主要。即便在铜膨胀以后，年夜大都方案也注解金属的晶粒鸿沟不会从一侧逾越到另外一侧。这类逾越下降了毗连的电阻，并应能提高其靠得住性。日本东北年夜学的研究人员陈述了一种新的冶金方案，该方案终究可以生成逾越鸿沟的年夜型单晶铜。“这是一个庞大的转变，” 东北年夜学副传授 Takafumi Fukushima说，“我们此刻正在阐发其背后的缘由。”

其他尝试集中在简化夹杂键合进程上。一些人试图下降构成键所需的退火温度——凡是在300°C摆布——这是由于有可能下降持久加热对芯片造成破坏的风险。Applied Materials公司的研究人员介绍了一种从底子上削减退火时候的方式的进展——从几个小时削减到5分钟。

晶圆上芯片(CoW) 夹杂键合今朝对工业界更有效：它答应芯片制造商将分歧巨细的芯片堆叠在一路，并在将每一个芯片绑定到另外一个芯片之前对其进行测试，确保它们不会因单个出缺陷的部件而致使昂贵的CPU产生致命故障。

但CoW具有WoW的所有坚苦，并且减缓坚苦的选项较少。例如，CMP旨在使晶圆平整，而不是使单个芯片平整。一旦芯片从源晶圆上切下并颠末测试，就很难再提高其键合预备度。

虽然如斯，英特尔陈述称，CoW夹杂键间距为3μm，而Imec则实现了2μm，首要是经由过程在转移的管芯仍附着在晶片上时使其很是平展，并连结其在后续进程中非分特别洁净来实现的。两个小组的工作都利用了等离子体蚀刻来切割模具，而不是凡是利用专用美金片的方式。等离子不会致使边沿碎裂，从而发生干扰毗连的碎屑。它还答应Imec团队塑造芯片，建造倒角，以减轻可能粉碎毗连的机械应力。

几位研究人员告知IEEE Spectrum，CoW夹杂键合将对高带宽存储器（HBM，high-bandwidth memory）的将来相当主要。HBM是节制逻辑芯片顶部的DRAM芯片仓库，今朝高度为8到12个芯片。HBM凡是与高端GPU放在统一个封装中（https://spectrum.ieee.org/intel-gaudi-3），对供给运行ChatGPT等年夜型说话模子所需的海量数据相当主要。现在，HBM芯片采取所谓的微凸块手艺堆叠，此中每层之间的细小焊球被有机填充物包抄。

但跟着人工智能将内存需求推得更高，DRAM制造商但愿在HBM芯片上做20层或更多。但是，微凸块占用的体积意味着这些仓库很快就会太高，没法与GPU一路封装。夹杂键合不但可以缩小HBM的高度，还可使封装中的过剩热量更轻易排出，由于其层之间的热阻更小。

在ECTC，三星的工程师展现了夹杂键合方案可以建造16层HBM堆叠。三星的高级工程师Hyeonmin Lee说：“我认为利用这类手艺可以制造20层以上的堆叠。”

其他新的CoW手艺可能有助在为高带宽存储器带来夹杂绑定。Souriau说，虽然他们没有在ECTC进行这方面的研究，但CEA Leti的研究人员正在研究所谓的自瞄准手艺。这将有助在利用化学进程确保CoW毗连。每一个概况的某些部门将变得疏水，某些部门将变得亲水，从而使概况可以或许主动滑入到位。

在ECT亚新体育C，日本东北年夜学和雅马哈机械人公司的研究人员陈述了近似方案的研究，操纵水的概况张力在尝试性DRAM芯片上瞄准5微米焊盘，精度优在50纳米。

夹杂键合能走多远？

研究人员几近必定会继续鞭策夹杂键合毗连的成长。中国台湾半导体系体例造有限公司（Taiwan Semiconductor Manufacturing Co.）的摸索项目司理Han-Jong Chia告知ECTC的工程师，200纳米的WoW间距不但是可能的，也是可取的。台积电打算在两年内推出一种名为“后背供电”的手艺（https://spectrum.ieee.org/next-gen-chips-will-be-powered-from-below）。（英特尔打算在本年年末推出）这项手艺将芯片的年夜块功率传输互连置在硅下方，而不是硅上方。台积电研究人员计较，有了这些互连，最高层的互连可以更好地毗连到更小的夹杂键合焊盘。采取200纳米键合焊盘的后背供电将年夜幅下降3D毗连的电容，以致在能效和旌旗灯号延迟的乘积将是400纳米键合焊盘所能实现的乘积的九倍。

Chia暗示，在将来的某个时辰，假如键距进一步缩小，那末“折叠”电路块使其跨两个晶圆构建可能变得切实可行。如许，块内的一些较长的毗连可能会经由过程垂直路径缩短，从而有可能加速计较速度并下降功耗。

而且夹杂键合可能不限在硅。CEA Leti的Souriau暗示：“现在硅对硅晶圆的开辟获得了很猛进展，但我们也在追求在氮化镓和硅晶圆和玻璃晶圆之间进行夹杂键合……一切都在一切之上。”他的组织乃至提出了量子计较芯片夹杂键合的研究，包罗摆列和键合超导铌而不是铜。

“很难说极限在哪里，”Souriau 说，“工作成长得太快了。”

审核编纂：彭菁

原文题目：夹杂键合在3D芯片中饰演主角

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